Stanford MIPS

Stanford MIPS

MIPS (també conegut com a Stanford MIPS per desambiguar-lo d'arquitectures posteriors), acrònim de Microprocessador sense Etapes de Canalització Interbloquejades, va ser un projecte de recerca dut a terme per John L. Hennessy a la Universitat de Stanford entre 1981 i 1984. MIPS va investigar un tipus d'arquitectura de conjunt d'instruccions (ISA) ara anomenada ordinador de conjunt d'instruccions reduït (RISC), la seva implementació com a microprocessador amb tecnologia de semiconductors d'integració a molt gran escala (VLSI) i l'explotació efectiva de les arquitectures RISC amb compiladors optimitzadors. MIPS, juntament amb l'IBM 801 i el Berkeley RISC, van ser els tres projectes de recerca que van ser pioners i van popularitzar la tecnologia RISC a mitjans dels anys vuitanta. En reconeixement de l'impacte que MIPS va tenir en la informàtica, Hennessy va ser guardonat amb la Medalla IEEE John von Neumann l'any 2000 per l'Institut d'Enginyers Elèctrics i Electrònics (IEEE) (compartida amb David A. Patterson), el Premi Eckert-Mauchly el 2001 per l'Associació de Maquinària Informàtica, el Premi Seymour Cray d'Enginyeria Informàtica el 2001 per la IEEE Computer Society i, de nou amb David Patterson, el Premi Turing el 2017 per l'ACM.

Arquitectura MIPS (Pipelined). L'arquitectura etapa per etapa d'un microprocessador MIPS amb un pipeline. Tot i que la memòria es mostra dues vegades per a més claredat, les arquitectures MIPS només tenen un banc de memòria (és a dir, l'arquitectura von Neumann).

El projecte es va iniciar el 1981 en resposta a informes de projectes similars a IBM (el 801) i la Universitat de Califòrnia, Berkeley (el RISC). Hennessy i els seus estudiants de postgrau van dur a terme el projecte MIPS fins a la seva conclusió el 1984, amb Hennessy fundant MIPS Computer Systems el mateix any per comercialitzar la tecnologia que el seu grup havia desenvolupat. El 1985, MIPS Computer Systems va anunciar un nou ISA, també anomenat MIPS, i la seva primera implementació, el microprocessador R2000. L'ISA comercial MIPS i les seves implementacions van tenir un ús generalitzat, apareixent en ordinadors integrats, ordinadors personals, estacions de treball, servidors i superordinadors. El 2021, l'actual propietari de l'arquitectura MIPS, MIPS Technologies, va deixar de desenvolupar aquesta arquitectura a favor del RISC-V. A finals de la dècada de 1980, Hennessy va dur a terme un projecte de seguiment anomenat MIPS-X a Stanford.

Com a arquitectura de 32 bits, MIPS admetia adreçaments i operacions de dades de 32 bits. Era una arquitectura de càrrega/emmagatzematge — totes les referències a la memòria utilitzaven instruccions de càrrega i emmagatzematge que copiaven dades entre la memòria principal i 32 registres d'ús general (GPR), que altres instruccions com l'aritmètica d'enters podien utilitzar com a operands. Posseïa un conjunt d'instruccions bàsic que consistia en instruccions per al flux de control, l'aritmètica d'enters i les operacions lògiques. Totes les instruccions tenien una longitud de 32 bits. Per minimitzar les parades del pipeline, totes les instruccions, excepte les càrregues i els emmagatzematges, s'havien d'executar en un cicle de rellotge. No hi havia instruccions per a la multiplicació o divisió d'enters, ni operacions per a nombres de coma flotant. L'arquitectura exposava tots els perills causats pel pipeline de cinc etapes mitjançant ranures de retard. El compilador programava instruccions per evitar perills que poguessin resultar en un càlcul incorrecte, alhora que garantia que el codi generat minimitzés el temps d'execució. La decisió d'exposar tots els perills estava motivada pel desig de maximitzar el rendiment minimitzant els camins crítics, que els circuits d'enclavament allargaven. El microprocessador MIPS es va implementar en lògica NMOS.